Tehokkaat laitteistoarkkitehtuurit usean ytimen polaarikoodeja varten

Väitöstilaisuuden tiedot

Väitöstilaisuuden päivämäärä ja aika

Väitöstilaisuuden paikka

L10-luentosali

Väitöksen aihe

Tehokkaat laitteistoarkkitehtuurit usean ytimen polaarikoodeja varten

Väittelijä

DI Hossein Rezaei

Tiedekunta ja yksikkö

Oulun yliopiston tutkijakoulu, Tieto- ja sähkötekniikan tiedekunta, Langattoman viestinnän keskus

Oppiaine

Tietoliikennetekniikan tohtorikoulutuksen tutkinto-ohjelma

Vastaväittäjä

Professori Jyri Hämäläinen, Aalto-yliopisto

Kustos

Professori Premanandana Rajatheva, Oulun Yliopisto

Vieraile väitöstilaisuudessa

Lisää tapahtuma kalenteriin

Tehokkaat laitteistoarkkitehtuurit usean ytimen polaarikoodeja varten

Tämä väitöskirja keskittyy innovatiivisten ja optimoitujen laitteisto-arkkitehtuurien suunnitteluun usean ytimen polaarikoodeille, korostamalla viiveen, läpimenon ja resurssien käytön parantamista.
Tutkimuksen keskeisiä saavutuksia ovat:
• Uudenlainen usean ytimen (MK) dekooderiarkkitehtuuri, joka perustuu nopeutettuun yksinkertaistettuun peräkkäisen kumoamisen (fast-SSC) algoritmiin, tarjoten joustavuutta koodin pituudessa, nopeudessa ja ytimen sekvenssissä sekä merkittävästi vähentäen viivettä.
• Unrolled-arkkitehtuurin suunnittelu systemaattisia ja ei-systemaattisia MK polaarikoodeille, sekä kaksi vaiheittain taitettua enkooderia dynaamiselle ytimen määritykselle, jotka tukevat 83 eri koodia erilaisilla läpimenon ja resurssien käytön kompromisseilla.
• Korkean läpimenon ja nopeusjoustavan yhdistelmärakenteen kehittäminen MK polaarikoodeille, joka mahdollistaa uuden koodinopeuden määrittämisen jokaisella kellosykli.
• Python-pohjaisen kääntäjän esittely, joka automatisoi HDL-moduulien luomisen FPGA-toteutuksia varten sekä enkoodereille että dekoodereille.
Tämä työ esittelee huipputason edistysaskeleita virheenkorjauskoodien alalla ja tarjoaa tehokkaita ja joustavia ratkaisuja nykyaikaisille viestintäjärjestelmille.
Viimeksi päivitetty: 8.10.2024